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電源回路を全面見直しして再発注した話
⚠️ 本記事は JLCPCB 様のスポンサー支援（クーポン提供）を受けて制作しています。内容・設計判断は筆者の責任です。
はじめに
前回の記事「JLCPCBにスポンサーしてもらった6層基板を作った話」で、直径60 mmの6層円形基板（IMU/気圧/GPS/LoRa送信）を製作した。コスト・納期ともに良好で、品質にも満足だったが、評価中に電源回路まわりの設計ミスと運用上のリスクがいくつか見つかったため、今回回路を修正してリスピン（改版）、JLCPCBさんに**スポンサー（クーポン提供）**で再度発注した。
どんな不具合／リスクがあったのか
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DCDCのEN/OEライン定義漏れ
起動時の不定状態でレールがふらつく可能性。PG（Power Good）連動のリセット・シーケンスも未整備だった。 -
LoRa送信時の電流ピーク対策不足
無線送信時の瞬間電流でレールがディップし、センサの読み出しが乱れる恐れ。 -
入力保護と電源の切替え余地
逆接／ホットプラグ／2系統給電の将来拡張を考えると、**理想ダイオード（PowerPath）**構成を入れておくのが安全。 -
FB／レイアウトの定石不足
FB（フィードバック）配線がノイズ源（L・SWノード）に寄りすぎ。インダクタ周りの電流ループも最短化改善の余地あり。
設計の方針
- 立ち上がり順序の明確化：EN/OEは外部でロジックを定義し、PG→MCUリセット解除の順に。
- 負荷ステップ耐性：バルク容量・セラミック容量の再配分、RCゼロ（Cff）で過渡応答を整える。
- ノイズ経路の遮断：πフィルタ／フェライトで無線・慣性センサ系を分離、AGND/PGNDを一点合流。
- 保護・拡張性：逆接／ORing想定のLTC4412系理想ダイオード前置き。
- テスト容易性：TP（テストポイント）、電流計測用のシャント／パッド、治具前提のシルク整備。
回路の主な変更点
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DCDC（例：TPS63060）周り
- ENの外部プルアップ＋RC遅延
- PGをMCUのRESET/電源イネーブルに連動（PGはオープンドレイン：プルアップ追加）
- FB分圧の見直し（推奨範囲で定数調整）＋Cff追加で位相補償改善
- PS/SYNC ピンは用途に応じ固定（軽負荷効率優先か、強制PWMか）
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入力保護／切替え
- TVS＋ヒューズ（またはPTC）をVIN入口へ
- LTC4412＋Pch MOSFETで理想ダイオード化（将来のデュアルソース／ホットプラグに備える）
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LoRa/IMU系の電源クリーンアップ
- LoRa送信レールにバルク（47–100 µF）＋フェライト
- センサ側は別LCで分離
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測定性の向上
- VIN/VOUT/PG/EN/FB/ISNSのTP追加
- 起動波形評価用にジャンパでCff/RCを差し替え可能に
レイアウトでやったこと
- 高di/dtループを最短化
- SWノードの面積を最小化、アナログ配線（FB/PG/EN）を遠ざけ
- FBはケルビン取り（負荷点 or 出力コンデンサのクリーン側から）
- GNDビアの多点スティッチ
評価計画（到着後）
- 起動シーケンス（EN/PG/VOUT の時系列）をオシロで確認
- 負荷ステップ（0→Txピーク模擬）でディップ／リングを観測
- ホットプラグ／逆接（ダミー治具）でLTC4412 経路を検証
- 放射ノイズの事前チェック（簡易アンテナ＋スペアナ）
発注フロー（JLCPCB・PCBA）
今回も**JLCPCB様のスポンサー支援（クーポン）**でPCBAを依頼。流れは前回と同様で、
Gerber → PCB設定 → BOM/CPL → DFM自動チェック → 見積 → 発注。
- レイヤ／仕様：6層・t=1.6 mm・外層1 oz・内層0.5 oz
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PCBA準備：
- BOM：LCSC品番・代替候補・極性カラム
- CPL（XYRS）：部品面・回転角・リファレンス一致
- 禁止置換の明示（アナログ要所）
- 部品高さ・近接禁止（吸着干渉）メモ
仕上がり想定と次の一手
今回の修正で、
- 起動不安定の芽（EN/OE未定義、PG未使用）を摘み
- 送信ピーク電流への耐性を上げ
- 将来のデュアル電源やホットプラグにも踏み込める土台
を用意できた。初回ロットでの学びを短サイクルで反映できるのが、JLCPCB＋PCBAの良さだと実感。
👉 参考：以前の記事（Zenn）
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