半導体のプロセスルールについての補足

はじめに

n月刊ラムダノート(Vol.3, No.1)誌の記事"CPUは如何にしてソフトウェアを高速に実行するのか"についての補足です。

上記の記事中のコラムにて、以下のようにプロセスルールについて紹介しました。

半導体の製造技術(半導体プロセス)における最小の加工精度(プロセスルール)は、たとえば大手半導体ファンドリの TSMC 社では、 10nm (ナノメートル)、 7nm 、 5nm と世代が進み、そろそろ 3nm の世代が見えてきています。 3nm という加工単位がいかに凄いかは、原子 1 つの大きさと比べるとわかります。原子 1 つの直径は、約 0.1nm オーダーの大きさです。つまり、 3nm というのは、原子の大きさで約 30 個程度でしかないサイズ感といえます。

しかし上記では、「プロセスルール」が「最小の加工精度」とは厳密に一致しなくなっている近況を正確に表せていなかったので、ここで補足しておきます。

プロセスルール

「プロセスルール」または「プロセスノード」^[1]とは、半導体の製造技術（半導体プロセス）の世代を表す指標です。例えば、10nm、7nm、5nm、3nmなどです。

この指標は、その半導体製造会社（TSMC社、Intel社、Samsung社など）における各世代の能力や最小の加工精度の程度を、おおまかに示しています。

過去にはプロセスルールの値は、プレーナ型トランジスタのゲート長にほぼ一致する値、すなわち、最小の加工精度そのものの値を示していました。

しかしトランジスタの構造が複雑となったFinFET以降の世代では、プロセスルールは最小の加工精度とは必ずしも一致しなくなり、世代間の相対能力を大まかに表す指標となっています^[2]。

過去のプロセスルール

上述のように過去のプレーナ型トランジスタの世代では、プロセスルールはトランジスタのゲート長にほぼ一致する値を示していました。

それはトランジスタのゲート長が、半導体の露光工程における最小の加工精度^[3]であり、かつ、トランジスタの駆動能力を示していたためです。

つまり、トランジスタのゲート長によって、そのプロセス世代の能力を大まかに知ることができるため、ゲート長が有効な指標として用いられていました。

FinFET以降のプロセスルール

FinFET(Tri-Gate)型トランジスタの世代以降では、トランジスタの構造が大きく変わりました。
(FinFET型構造の参考 https://download.intel.com/newsroom/kits/22nm/pdfs/22nm-Details_Presentation.pdf#page=5)

例えばFinFET型ではトランジスタを立体構造にすることで、ゲート長を短くせずに駆動能力を高められるようになりました。これによりリーク電流を抑えるとともに、駆動能力と集積度を高められるようになります。

このFinFET型では、トランジスタのゲート長よりもFin幅の方が短くなります。つまりFinFET型では、ゲート長はそのプロセスの最小の加工精度ではなくなりました。

このように、FinFET型におけるトランジスタのゲート長は、最小の加工精度では無い上に、駆動能力をも表さなくなりました。
そのため、ゲート長の値をプロセスルールとして用いることは、そのプロセスの特徴を表す目的には適切ではなくなりました^[4]。

しかし半導体プロセスを利用する半導体開発者の立場からすると、各世代の能力を相対的に示す指標は欲しいものです。
そこで、各世代の能力や集積度をおおまかに示す総合的な指標として、半導体製造会社はプロセスの世代を表す呼称としてプロセスルール（プロセスノード）を継続して用い続けています。

但し各社とも、プロセスルールが加工精度そのものを厳密には表していないことを示すために、プロセスルールの具体的な呼称を変えるようになっています。
例えば、従来であれば「3nm」のように呼称していたものを、TSMC社では「N3」のように、Intel社では「Intel 3」のように名付けるようになりました。

つまり、古典的なプレーナ型トランジスタの能力に換算するとだいたい3nmくらい、ということを類推させるようなネーミングを採用するようになっています^[5]。

近年の最小の加工精度

このように近年のプロセスルールの名称は、そのプロセスの最小加工精度とは厳密には一致しなくなっています。

では、プロセスの加工技術が進化しなくなったかというと、そうでもありません。
FinFET型やGAA型とよばれるトランジスタ構造など、信じがたいほどの複雑な微細加工技術の開発と投入予定が続いています。
https://www.anandtech.com/show/14333/samsung-announces-3nm-gaa-mbcfet-pdk-version-01
https://www.anandtech.com/show/16823/intel-accelerated-offensive-process-roadmap-updates-to-10nm-7nm-4nm-3nm-20a-18a-packaging-foundry-emib-foveros/3

そしてそれらのプロセスにおける最小の加工精度は、プロセスルールの名称よりも小さい場合さえ生じています。(もちろんプロセスルールによっては、今後も必ずしもそうなるとは限りません。)

例えば、IEDM2017におけるIntel社の発表によると、Intel社の10nm世代では、既にFinFETのFin幅が5〜10nm程度である様子が伺えます。
参考論文 https://people.eecs.berkeley.edu/~pister/140sp20/resources/Intel 10nm IEDM2017.pdf にて、Table 1 のFinのPitchの値(34nm)を元に、Figure 7 でFin幅を読み取って下さい。

また別の論文からは、Intel社の10nmやTSMC社の7nmやSamsung社の7nmクラスのFinFETのFin幅が、5nm程度であることが分かります。
参考論文 https://ieeexplore.ieee.org/stamp/stamp.jsp?arnumber=9171334 にて、Table 7 のFin Witdhを参照してください。

このように7nm世代のFinFETでは、Fin幅が5nm程度、すなわち、原子の個数でざくっと50個程度のオーダーの加工精度に至っています。

以上のように加工精度が原子で100個以下のオーダーに至り、難易度が飛躍的に高まっているため最小の加工精度がリニアに進歩しているとは限りませんが、プロセス開発の挑戦は依然として続いています。

例えばIntel社は2025年以降を見据えて、原子の大きさで数個の厚さの素材を探求する意思を表明しています。
https://www.intel.com/content/www/us/en/newsroom/news/intel-components-research-looks-beyond-2025.html

他にも研究機関imecでは、トランジスタのチャネル厚さを原子の大きさ数個程度にできる2次元材料の研究を推進しています。
https://www.imec-int.com/en/articles/introducing-2d-materials-logic-technology-roadmap-five-good-reasons-three-major-challenges

まとめ

ということで、簡単にまとめておきます。

• 「プロセスルール」と「最小の加工精度」は、厳密には一致しなくなっている
• 「プロセスルール」は、その世代の能力や最小の加工精度の程度をおおまかに示している
• FinFET以降は構造が複雑化し、「ゲート長」ではプロセスの特徴を表せない
• 7nm世代における最小の加工精度の箇所は、トランジスタのFin幅であり5nm程度である

以上です。

脚注

1. プロセスの世代を表す指標は、海外の半導体製造会社では主に「プロセスノード」という用語が用いられ、国内の半導体製造会社では主に「プロセスルール」という用語が用いられてきました。この記事では代表して「プロセスルール」で説明します。

2. この指標は、１つの半導体製造会社の中での相対比較に使えるものであり、会社間での能力比較に使えるものではありません。

3. この従来の加工精度は、光学的に描画できる水平方向の最小の線幅という意味での加工寸法でした。現在のFinFET型などの世代における最小の加工精度は、エッチングなどの技術を用いることで、光学的な最小寸法よりも小さくなっています。

4. これは自動車の能力で例えると、ハイブリッド構造化によって、排気量（例えば1.8リットル）のような指標だけではその車のおおまかな能力さえ表せなくなっていることに類似しています。

5. 但しここには各社の思惑もあり、正確な能力比になっているとは限りません。それが、プロセスルール名称が誤解を招きやすい一因でもあるでしょう。