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[Vivado]Test Pattern Generator IPでBitstream失敗する

2023/07/07に公開

FPGA

Xilinx

zynq

tech

不具合内容

Test Pattern Generator IPを組み込んでGenerate Bitstreamを実行するとdesign_1_v_tpg_0_0でerrorが吐かれて回路合成に失敗する。

原因

調べるとここに解決法があった
Vivado2014~2021特有のバグらしい。Vitis HLSで作成したIPがエクスポートできてない模様？
これによりVivado側からIPを見つけられずに終了している

解決法

上記リンク先下部からzipファイルをダウンロード
どこかに解凍
Xilinx SDKがインストールされているrootディレクトリにy2k22_patchフォルダを保存
　(.xinstallやVitis/Vivadoフォルダがあるところ)
PowerShellなり開いてXilinx SDK rootディレクトリにcd
Readmeにも記載されているように下記コマンド実行(windows版の場合)

Vivado\2021.2\tps\win64\python-3.8.3\python.exe y2k22_patch\patch.py

下記のようなログが出てきたら成功

[2023-07-07] INFO: This script (version: 1.2) patches Xilinx Tools for HLS Y2k22 bug for the following release:
                2014.*, 2015.*, 2016.*, 2017.*, 2018.*, 2019.*, 2020.* and 2021.*
[2023-07-07] UPDATE: D:\XIlinx_win\Vitis_HLS\2021.2\common\scripts
[2023-07-07] COPY: D:\XIlinx_win/y2k22_patch/automg_patch_20220104.tcl  to D:\XIlinx_win\Vitis_HLS\2021.2\common\scripts\automg_patch_20220104.tcl

Vivadoを再起動して再度Generate Bitstreamを行って終了

不具合内容

原因

解決法

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